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0.23-V Sample-Boost-Latch-Based Offset Tolerant Sense Amplifier
0.23-V Sample-Boost-Latch-Based Offset Tolerant Sense Amplifier
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0.23-V Sample-Boost-Latch-Based Offset Tolerant Sense Amplifier

Patel, Dhruv ; Sachdev, Manoj

IEEE solid-state circuits letters, 2018-01, Vol.1 (1), p.6-9 [Periódico revisado por pares]

IEEE

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2
0.4-V logic library friendly SRAM array using rectangular-diffusion cell and delta-boosted-array-voltage scheme
0.4-V logic library friendly SRAM array using rectangular-diffusion cell and delta-boosted-array-voltage scheme
Material Type:
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0.4-V logic library friendly SRAM array using rectangular-diffusion cell and delta-boosted-array-voltage scheme

Yamaoka, M. ; Osada, K. ; Ishibashi, K.

2002 Symposium on VLSI Circuits. Digest of Technical Papers (Cat. No.02CH37302), 2002, p.170-173

Piscataway NJ: IEEE

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3
1-Bit Decentralized Wireless Sensor Networks: Cross Layer Design of Architecture and Data Acquiring Protocol
1-Bit Decentralized Wireless Sensor Networks: Cross Layer Design of Architecture and Data Acquiring Protocol
Material Type:
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1-Bit Decentralized Wireless Sensor Networks: Cross Layer Design of Architecture and Data Acquiring Protocol

Yao Mingwu ; Kyung Sup Kwak

2008 Third International Conference on Convergence and Hybrid Information Technology, 2008, Vol.1, p.8-11

IEEE

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4
1.25 volt, low cost, embedded flash memory for low density applications
1.25 volt, low cost, embedded flash memory for low density applications
Material Type:
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1.25 volt, low cost, embedded flash memory for low density applications

McPartland, R.J. ; Singh, R.

2000 Symposium on VLSI Circuits. Digest of Technical Papers (Cat. No.00CH37103), 2000, p.158-161

IEEE

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5
1.45-fJ/bit Access Two-Port SRAM Interfacing a Synchronous/Asynchronous IoT Platform for Energy-Efficient Normally Off Applications
1.45-fJ/bit Access Two-Port SRAM Interfacing a Synchronous/Asynchronous IoT Platform for Energy-Efficient Normally Off Applications
Material Type:
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1.45-fJ/bit Access Two-Port SRAM Interfacing a Synchronous/Asynchronous IoT Platform for Energy-Efficient Normally Off Applications

Boumchedda, Reda ; Makosiej, Adam ; Noel, Jean-Philippe ; Giraud, Bastien ; Christmann, Jean-Frederic ; Miro-Panades, Ivan ; Ciampolini, Lorenzo ; Royer, Pablo ; Mounet, Christopher ; Turgis, David ; Beigne, Edith

IEEE solid-state circuits letters, 2018-09, Vol.1 (9), p.186-189 [Periódico revisado por pares]

Piscataway: IEEE

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6
A 0.31-1 GHz Fast-Corrected Duty-Cycle Corrector With Successive Approximation Register for DDR DRAM Applications
A 0.31-1 GHz Fast-Corrected Duty-Cycle Corrector With Successive Approximation Register for DDR DRAM Applications
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A 0.31-1 GHz Fast-Corrected Duty-Cycle Corrector With Successive Approximation Register for DDR DRAM Applications

MIN, Young-Jae ; JEONG, Chan-Hui ; KIM, Kyu-Young ; WON HO CHOI ; SON, Jong-Pil ; KIM, Chulwoo ; KIM, Soo-Won

IEEE transactions on very large scale integration (VLSI) systems, 2012-08, Vol.20 (8), p.1524-1528 [Periódico revisado por pares]

New York, NY: IEEE

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7
A 0.325 V, 600-kHz, 40-nm 72-kb 9T Subthreshold SRAM with Aligned Boosted Write Wordline and Negative Write Bitline Write-Assist
A 0.325 V, 600-kHz, 40-nm 72-kb 9T Subthreshold SRAM with Aligned Boosted Write Wordline and Negative Write Bitline Write-Assist
Material Type:
Artigo 		Adicionar ao Meu Espaço

A 0.325 V, 600-kHz, 40-nm 72-kb 9T Subthreshold SRAM with Aligned Boosted Write Wordline and Negative Write Bitline Write-Assist

Chien-Yu Lu ; Ching-Te Chuang ; Shyh-Jye Jou ; Ming-Hsien Tu ; Ya-Ping Wu ; Chung-Ping Huang ; Kan, Paul-Sen ; Huan-Shun Huang ; Kuen-Di Lee ; Yung-Shin Kao

IEEE transactions on very large scale integration (VLSI) systems, 2015-05, Vol.23 (5), p.958-962 [Periódico revisado por pares]

IEEE

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8
A 0.47V-1.17V 32KB Timing Speculative SRAM in 28nm HKMG CMOS
A 0.47V-1.17V 32KB Timing Speculative SRAM in 28nm HKMG CMOS
Material Type:
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A 0.47V-1.17V 32KB Timing Speculative SRAM in 28nm HKMG CMOS

Kumar, Mishal ; Grover, Anuj ; Dikshit, Vivek ; Gupta, Varshita

2020 24th International Symposium on VLSI Design and Test (VDAT), 2020, p.1-5

IEEE

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9
A 0.5 V single power supply operated high-speed boosted and offset-grounded data storage (BOGS) SRAM cell architecture
A 0.5 V single power supply operated high-speed boosted and offset-grounded data storage (BOGS) SRAM cell architecture
Material Type:
Artigo 		Adicionar ao Meu Espaço

A 0.5 V single power supply operated high-speed boosted and offset-grounded data storage (BOGS) SRAM cell architecture

Yamauchi, H. ; Iwata, T. ; Akamatsu, H. ; Matsuzawa, A.

IEEE transactions on very large scale integration (VLSI) systems, 1997-12, Vol.5 (4), p.377-387 [Periódico revisado por pares]

Piscataway, NJ: IEEE

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10
A 0.506-pJ 16-kb 8T SRAM With Vertical Read Wordlines and Selective Dual Split Power Lines
A 0.506-pJ 16-kb 8T SRAM With Vertical Read Wordlines and Selective Dual Split Power Lines
Material Type:
Artigo 		Adicionar ao Meu Espaço

A 0.506-pJ 16-kb 8T SRAM With Vertical Read Wordlines and Selective Dual Split Power Lines

Lu, Lu ; Yoo, Taegeun ; Le, Van Loi ; Kim, Tony Tae-Hyoung

IEEE transactions on very large scale integration (VLSI) systems, 2020-06, Vol.28 (6), p.1345-1356 [Periódico revisado por pares]

New York: IEEE

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