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A universal method for designing low-power carbon nanotube FET-based multiple-valued logic circuits
A universal method for designing low-power carbon nanotube FET-based multiple-valued logic circuits
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A universal method for designing low-power carbon nanotube FET-based multiple-valued logic circuits

Moaiyeri, Mohammad Hossein ; Mirzaee, Reza Faghih ; Doostaregan, Akbar ; Navi, Keivan ; Hashemipour, Omid

IET computers & digital techniques, 2013-07, Vol.7 (4), p.167-181 [Periódico revisado por pares]

Stevenage: The Institution of Engineering and Technology

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2
A Digital 1.6 pJ/bit Chip Identification Circuit Using Process Variations
A Digital 1.6 pJ/bit Chip Identification Circuit Using Process Variations
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A Digital 1.6 pJ/bit Chip Identification Circuit Using Process Variations

Ying Su ; Holleman, J. ; Otis, B.P.

IEEE journal of solid-state circuits, 2008-01, Vol.43 (1), p.69-77 [Periódico revisado por pares]

New York, NY: IEEE

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3
Bilayer PseudoSpin Field-Effect Transistor (BiSFET): A Proposed New Logic Device
Bilayer PseudoSpin Field-Effect Transistor (BiSFET): A Proposed New Logic Device
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Bilayer PseudoSpin Field-Effect Transistor (BiSFET): A Proposed New Logic Device

Banerjee, S.K. ; Register, L.F. ; Tutuc, E. ; Reddy, D. ; MacDonald, A.H.

IEEE electron device letters, 2009-02, Vol.30 (2), p.158-160 [Periódico revisado por pares]

New York, NY: IEEE

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4
Static noise margin variation for sub-threshold SRAM in 65-nm CMOS
Static noise margin variation for sub-threshold SRAM in 65-nm CMOS
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Static noise margin variation for sub-threshold SRAM in 65-nm CMOS

Calhoun, B.H. ; Chandrakasan, A.P.

IEEE journal of solid-state circuits, 2006-07, Vol.41 (7), p.1673-1679 [Periódico revisado por pares]

New York, NY: IEEE

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5
A 0.2 V, 480 kb Subthreshold SRAM With 1 k Cells Per Bitline for Ultra-Low-Voltage Computing
A 0.2 V, 480 kb Subthreshold SRAM With 1 k Cells Per Bitline for Ultra-Low-Voltage Computing
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A 0.2 V, 480 kb Subthreshold SRAM With 1 k Cells Per Bitline for Ultra-Low-Voltage Computing

Tae-Hyoung Kim ; Liu, J. ; Keane, J. ; Kim, C.H.

IEEE journal of solid-state circuits, 2008-02, Vol.43 (2), p.518-529 [Periódico revisado por pares]

New York, NY: IEEE

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6
Leakage current reduction in CMOS VLSI circuits by input vector control
Leakage current reduction in CMOS VLSI circuits by input vector control
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Artigo 		Adicionar ao Meu Espaço

Leakage current reduction in CMOS VLSI circuits by input vector control

Abdollahi, A. ; Fallah, F. ; Pedram, M.

IEEE transactions on very large scale integration (VLSI) systems, 2004-02, Vol.12 (2), p.140-154 [Periódico revisado por pares]

Piscataway, NJ: IEEE

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7
Energy-Efficient GHz-Class Charge-Recovery Logic
Energy-Efficient GHz-Class Charge-Recovery Logic
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Artigo 		Adicionar ao Meu Espaço

Energy-Efficient GHz-Class Charge-Recovery Logic

Sathe, V.S. ; Chueh, J.-Y. ; Papaefthymiou, M.C.

IEEE journal of solid-state circuits, 2007-01, Vol.42 (1), p.38-47 [Periódico revisado por pares]

New York, NY: IEEE

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8
A 180mV FFT processor using subthreshold circuit techniques
A 180mV FFT processor using subthreshold circuit techniques
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Ata de Congresso 		Adicionar ao Meu Espaço

A 180mV FFT processor using subthreshold circuit techniques

Wang, A. ; Chandrakasan, A.

2004 IEEE International Solid-State Circuits Conference (IEEE Cat. No.04CH37519), 2004, p.292-529 Vol.1

Piscataway, New Jersey: IEEE

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9
A 21-GHz 8-Modulus Prescaler and a 20-GHz Phase-Locked Loop Fabricated in 130-nm CMOS
A 21-GHz 8-Modulus Prescaler and a 20-GHz Phase-Locked Loop Fabricated in 130-nm CMOS
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A 21-GHz 8-Modulus Prescaler and a 20-GHz Phase-Locked Loop Fabricated in 130-nm CMOS

Ding, Yanping ; Kenneth, K.O.

IEEE journal of solid-state circuits, 2007-06, Vol.42 (6), p.1240-1249 [Periódico revisado por pares]

New York, NY: IEEE

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10
Design of Asynchronous Circuits for High Soft Error Tolerance in Deep Submicrometer CMOS Circuits
Design of Asynchronous Circuits for High Soft Error Tolerance in Deep Submicrometer CMOS Circuits
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Design of Asynchronous Circuits for High Soft Error Tolerance in Deep Submicrometer CMOS Circuits

Weidong Kuang ; Peiyi Zhao ; Yuan, J.S. ; DeMara, R.F.

IEEE transactions on very large scale integration (VLSI) systems, 2010-03, Vol.18 (3), p.410-422 [Periódico revisado por pares]

New York, NY: IEEE

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