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A 65-nm SoC Embedded 6T-SRAM Designed for Manufacturability With Read and Write Operation Stabilizing Circuits
A 65-nm SoC Embedded 6T-SRAM Designed for Manufacturability With Read and Write Operation Stabilizing Circuits
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A 65-nm SoC Embedded 6T-SRAM Designed for Manufacturability With Read and Write Operation Stabilizing Circuits

Ohbayashi, S. ; Yabuuchi, M. ; Nii, K. ; Tsukamoto, Y. ; Imaoka, S. ; Oda, Y. ; Yoshihara, T. ; Igarashi, M. ; Takeuchi, M. ; Kawashima, H. ; Yamaguchi, Y. ; Tsukamoto, K. ; Inuishi, M. ; Makino, H. ; Ishibashi, K. ; Shinohara, H.

IEEE journal of solid-state circuits, 2007-04, Vol.42 (4), p.820-829 [Periódico revisado por pares]

New York, NY: IEEE

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2
Synchronous Ultra-High-Density 2RW Dual-Port 8T-SRAM With Circumvention of Simultaneous Common-Row-Access
Synchronous Ultra-High-Density 2RW Dual-Port 8T-SRAM With Circumvention of Simultaneous Common-Row-Access
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Synchronous Ultra-High-Density 2RW Dual-Port 8T-SRAM With Circumvention of Simultaneous Common-Row-Access

Nii, K. ; Tsukamoto, Y. ; Yabuuchi, M. ; Masuda, Y. ; Imaoka, S. ; Usui, K. ; Ohbayashi, S. ; Makino, H. ; Shinohara, H.

IEEE journal of solid-state circuits, 2009-03, Vol.44 (3), p.977-986 [Periódico revisado por pares]

New York, NY: IEEE

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3
A 45-nm Bulk CMOS Embedded SRAM With Improved Immunity Against Process and Temperature Variations
A 45-nm Bulk CMOS Embedded SRAM With Improved Immunity Against Process and Temperature Variations
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A 45-nm Bulk CMOS Embedded SRAM With Improved Immunity Against Process and Temperature Variations

Nii, K. ; Yabuuchi, M. ; Tsukamoto, Y. ; Ohbayashi, S. ; Imaoka, S. ; Makino, H. ; Yamagami, Y. ; Ishikura, S. ; Terano, T. ; Oashi, T. ; Hashimoto, K. ; Sebe, A. ; Okazaki, S. ; Satomi, K. ; Akamatsu, H. ; Shinohara, H.

IEEE journal of solid-state circuits, 2008-01, Vol.43 (1), p.180-191 [Periódico revisado por pares]

New York, NY: IEEE

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4
A 45 nm 2-port 8T-SRAM Using Hierarchical Replica Bitline Technique With Immunity From Simultaneous R/W Access Issues
A 45 nm 2-port 8T-SRAM Using Hierarchical Replica Bitline Technique With Immunity From Simultaneous R/W Access Issues
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A 45 nm 2-port 8T-SRAM Using Hierarchical Replica Bitline Technique With Immunity From Simultaneous R/W Access Issues

Ishikura, S. ; Kurumada, M. ; Terano, T. ; Yamagami, Y. ; Kotani, N. ; Satomi, K. ; Nii, K. ; Yabuuchi, M. ; Tsukamoto, Y. ; Ohbayashi, S. ; Oashi, T. ; Makino, H. ; Shinohara, H. ; Akamatsu, H.

IEEE journal of solid-state circuits, 2008-04, Vol.43 (4), p.938-945 [Periódico revisado por pares]

New York, NY: IEEE

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5
Utilising the normal distribution of the write noise margin to easily predict the SRAM write yield
Utilising the normal distribution of the write noise margin to easily predict the SRAM write yield
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Utilising the normal distribution of the write noise margin to easily predict the SRAM write yield

MAKINO, H ; NAKATA, S ; SUZUKI, H ; MUTOH, S ; MIYAMA, M ; YOSHIMURA, T ; IWADE, S ; MATSUDA, Y

IET circuits, devices & systems, 2012-07, Vol.6 (4), p.260-270 [Periódico revisado por pares]

Stevenage: Institution of Engineering and Technology

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6
Analysis of Pull-in Range Limit by Charge Pump Mismatch in a Linear Phase-Locked Loop
Analysis of Pull-in Range Limit by Charge Pump Mismatch in a Linear Phase-Locked Loop
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Analysis of Pull-in Range Limit by Charge Pump Mismatch in a Linear Phase-Locked Loop

Yoshimura, T. ; Iwade, S. ; Makino, H. ; Matsuda, Y.

IEEE transactions on circuits and systems. I, Regular papers, 2013-04, Vol.60 (4), p.896-907 [Periódico revisado por pares]

New York: IEEE

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7
Reexamination of SRAM Cell Write Margin Definitions in View of Predicting the Distribution
Reexamination of SRAM Cell Write Margin Definitions in View of Predicting the Distribution
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Reexamination of SRAM Cell Write Margin Definitions in View of Predicting the Distribution

Makino, H ; Nakata, S ; Suzuki, H ; Mutoh, S ; Miyama, M ; Yoshimura, T ; Iwade, S ; Matsuda, Y

IEEE transactions on circuits and systems. II, Express briefs, 2011-04, Vol.58 (4), p.230-234 [Periódico revisado por pares]

New York: IEEE

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8
Instantaneous current profiling control for minimizing torque ripple in switched reluctance servo motor
Instantaneous current profiling control for minimizing torque ripple in switched reluctance servo motor
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Instantaneous current profiling control for minimizing torque ripple in switched reluctance servo motor

Makino, H. ; Nagata, S. ; Kosaka, T. ; Matsui, N.

2015 IEEE Energy Conversion Congress and Exposition (ECCE), 2015, p.3941-3948

IEEE

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9
General Stability of Stepwise Waveform of an Adiabatic Charge Recycling Circuit With Any Circuit Topology
General Stability of Stepwise Waveform of an Adiabatic Charge Recycling Circuit With Any Circuit Topology
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Artigo 		Adicionar ao Meu Espaço

General Stability of Stepwise Waveform of an Adiabatic Charge Recycling Circuit With Any Circuit Topology

Nakata, S. ; Honda, R. ; Makino, H. ; Mutoh, S. ; Miyama, M. ; Matsuda, Y.

IEEE transactions on circuits and systems. I, Regular papers, 2012-10, Vol.59 (10), p.2301-2314 [Periódico revisado por pares]

New York: IEEE

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10
PWM-based instantaneous current profile tracknig control for torque ripple suppression in switched reluctance servomotors
PWM-based instantaneous current profile tracknig control for torque ripple suppression in switched reluctance servomotors
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Ata de Congresso 		Adicionar ao Meu Espaço

PWM-based instantaneous current profile tracknig control for torque ripple suppression in switched reluctance servomotors

Makino, H. ; Kosaka, T. ; Matsui, N. ; Hirayama, M. ; Ohto, M.

2013 IEEE 10th International Conference on Power Electronics and Drive Systems (PEDS), 2013, p.1055-1060

IEEE

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