skip to main content
Idioma:
Resultados 1 2 3 next page
Refinado por: idioma: Japonês remover data de publicação: 2011Até2013 remover Nome da Publicação: Ieee Transactions On Very Large Scale Integration remover
Result Number Material Type Add to My Shelf Action Record Details and Options
1
Design of Ternary Logic Combinational Circuits Based on Quantum Dot Gate FETs
Design of Ternary Logic Combinational Circuits Based on Quantum Dot Gate FETs
Material Type:
Artigo 		Adicionar ao Meu Espaço

Design of Ternary Logic Combinational Circuits Based on Quantum Dot Gate FETs

Karmakar, Supriya ; Chandy, John A. ; Jain, Faquir C.

IEEE transactions on very large scale integration (VLSI) systems, 2013-05, Vol.21 (5), p.793-806 [Periódico revisado por pares]

New York, NY: IEEE

Texto completo disponível

Citações Citado por
2
EGRA: A Coarse Grained Reconfigurable Architectural Template
EGRA: A Coarse Grained Reconfigurable Architectural Template
Material Type:
Artigo 		Adicionar ao Meu Espaço

EGRA: A Coarse Grained Reconfigurable Architectural Template

Ansaloni, Giovanni ; Bonzini, Paolo ; Pozzi, Laura

IEEE transactions on very large scale integration (VLSI) systems, 2011-06, Vol.19 (6), p.1062-1074 [Periódico revisado por pares]

New York, NY: IEEE

Texto completo disponível

Citações Citado por
3
A Novel Technique for Improving Hardware Trojan Detection and Reducing Trojan Activation Time
A Novel Technique for Improving Hardware Trojan Detection and Reducing Trojan Activation Time
Material Type:
Artigo 		Adicionar ao Meu Espaço

A Novel Technique for Improving Hardware Trojan Detection and Reducing Trojan Activation Time

Salmani, H. ; Tehranipoor, M. ; Plusquellic, J.

IEEE transactions on very large scale integration (VLSI) systems, 2012-01, Vol.20 (1), p.112-125 [Periódico revisado por pares]

New York, NY: IEEE

Texto completo disponível

Citações Citado por
4
ORION 2.0: A Power-Area Simulator for Interconnection Networks
ORION 2.0: A Power-Area Simulator for Interconnection Networks
Material Type:
Artigo 		Adicionar ao Meu Espaço

ORION 2.0: A Power-Area Simulator for Interconnection Networks

Kahng, A. B. ; Bin Li ; Li-Shiuan Peh ; Samadi, K.

IEEE transactions on very large scale integration (VLSI) systems, 2012-01, Vol.20 (1), p.191-196 [Periódico revisado por pares]

New York, NY: IEEE

Texto completo disponível

Citações Citado por
5
A Magnetic Tunnel Junction Based Zero Standby Leakage Current Retention Flip-Flop
A Magnetic Tunnel Junction Based Zero Standby Leakage Current Retention Flip-Flop
Material Type:
Artigo 		Adicionar ao Meu Espaço

A Magnetic Tunnel Junction Based Zero Standby Leakage Current Retention Flip-Flop

Kyungho Ryu ; Jisu Kim ; Jiwan Jung ; Jung Pill Kim ; Kang, S. H. ; Seong-Ook Jung

IEEE transactions on very large scale integration (VLSI) systems, 2012-11, Vol.20 (11), p.2044-2053 [Periódico revisado por pares]

New York, NY: IEEE

Texto completo disponível

Citações Citado por
6
Ultralow-Voltage Process-Variation-Tolerant Schmitt-Trigger-Based SRAM Design
Ultralow-Voltage Process-Variation-Tolerant Schmitt-Trigger-Based SRAM Design
Material Type:
Artigo 		Adicionar ao Meu Espaço

Ultralow-Voltage Process-Variation-Tolerant Schmitt-Trigger-Based SRAM Design

Kulkarni, J. P. ; Roy, K.

IEEE transactions on very large scale integration (VLSI) systems, 2012-02, Vol.20 (2), p.319-332 [Periódico revisado por pares]

New York, NY: IEEE

Texto completo disponível

Citações Citado por
7
Design of Logic Gates and Flip-Flops in High-Performance FinFET Technology
Design of Logic Gates and Flip-Flops in High-Performance FinFET Technology
Material Type:
Artigo 		Adicionar ao Meu Espaço

Design of Logic Gates and Flip-Flops in High-Performance FinFET Technology

Bhoj, Ajay N. ; Jha, Niraj K.

IEEE transactions on very large scale integration (VLSI) systems, 2013-11, Vol.21 (11), p.1975-1988 [Periódico revisado por pares]

New York, NY: IEEE

Texto completo disponível

Citações Citado por
8
Study of Through-Silicon-Via Impact on the 3-D Stacked IC Layout
Study of Through-Silicon-Via Impact on the 3-D Stacked IC Layout
Material Type:
Artigo 		Adicionar ao Meu Espaço

Study of Through-Silicon-Via Impact on the 3-D Stacked IC Layout

Dae Hyun Kim ; Athikulwongse, K. ; Sung Kyu Lim

IEEE transactions on very large scale integration (VLSI) systems, 2013-05, Vol.21 (5), p.862-874 [Periódico revisado por pares]

New York, NY: IEEE

Texto completo disponível

Citações Citado por
9
Masked Dual-Rail Precharge Logic Encounters State-of-the-Art Power Analysis Methods
Masked Dual-Rail Precharge Logic Encounters State-of-the-Art Power Analysis Methods
Material Type:
Artigo 		Adicionar ao Meu Espaço

Masked Dual-Rail Precharge Logic Encounters State-of-the-Art Power Analysis Methods

Moradi, A. ; Kirschbaum, M. ; Eisenbarth, T. ; Paar, C.

IEEE transactions on very large scale integration (VLSI) systems, 2012-09, Vol.20 (9), p.1578-1589 [Periódico revisado por pares]

New York, NY: IEEE

Texto completo disponível

Citações Citado por
10
A Flip-Flop for the DPA Resistant Three-Phase Dual-Rail Pre-Charge Logic Family
A Flip-Flop for the DPA Resistant Three-Phase Dual-Rail Pre-Charge Logic Family
Material Type:
Artigo 		Adicionar ao Meu Espaço

A Flip-Flop for the DPA Resistant Three-Phase Dual-Rail Pre-Charge Logic Family

Bucci, M. ; Giancane, L. ; Luzzi, R. ; Trifiletti, A.

IEEE transactions on very large scale integration (VLSI) systems, 2012-11, Vol.20 (11), p.2128-2132 [Periódico revisado por pares]

New York, NY: IEEE

Texto completo disponível

Citações Citado por
Resultados 1 2 3 next page

Personalize Seus Resultados

  1. Editar

Refine Search Results

Expandir Meus Resultados

  1.   

  • Realização: ABCD-USP USP   Logos de Redes Sociais: Freepik

Buscando em bases de dados remotas. Favor aguardar.