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1
Fat H-Tree: A Cost-Efficient Tree-Based On-Chip Network
Fat H-Tree: A Cost-Efficient Tree-Based On-Chip Network
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Fat H-Tree: A Cost-Efficient Tree-Based On-Chip Network

Matsutani, H. ; Koibuchi, M. ; Yamada, Y. ; Hsu, D.F. ; Amano, H.

IEEE transactions on parallel and distributed systems, 2009-08, Vol.20 (8), p.1126-1141 [Periódico revisado por pares]

New York: IEEE

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2
An Effective Design of Deadlock-Free Routing Algorithms Based on 2D Turn Model for Irregular Networks
An Effective Design of Deadlock-Free Routing Algorithms Based on 2D Turn Model for Irregular Networks
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An Effective Design of Deadlock-Free Routing Algorithms Based on 2D Turn Model for Irregular Networks

Jouraku, A. ; Koibuchi, M. ; Amano, H.

IEEE transactions on parallel and distributed systems, 2007-03, Vol.18 (3), p.320-333 [Periódico revisado por pares]

New York: IEEE

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3
Design of versatile academic infrastructure for multilayer network services
Design of versatile academic infrastructure for multilayer network services
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Design of versatile academic infrastructure for multilayer network services

Urushidani, S. ; Abe, S. ; Yusheng Ji ; Fukuda, K. ; Koibuchi, M. ; Nakamura, M. ; Yamada, S. ; Shimizu, K. ; Hayashi, R. ; Inoue, I. ; Shiomoto, K.

IEEE journal on selected areas in communications, 2009-04, Vol.27 (3), p.253-267 [Periódico revisado por pares]

New York: IEEE

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4
Path selection algorithm: the strategy for designing deterministic routing from alternative paths
Path selection algorithm: the strategy for designing deterministic routing from alternative paths
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Path selection algorithm: the strategy for designing deterministic routing from alternative paths

Koibuchi, Michihiro ; Jouraku, Akiya ; Amano, Hideharu

Parallel computing, 2005, Vol.31 (1), p.117-130 [Periódico revisado por pares]

Elsevier B.V

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5
Performance evaluation of deterministic routings, multicasts, and topologies on RHiNET-2 cluster
Performance evaluation of deterministic routings, multicasts, and topologies on RHiNET-2 cluster
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Performance evaluation of deterministic routings, multicasts, and topologies on RHiNET-2 cluster

Koibuchi, M. ; Watanabe, K. ; Otsuka, T. ; Amano, H.

IEEE transactions on parallel and distributed systems, 2005-08, Vol.16 (8), p.747-759 [Periódico revisado por pares]

New York: IEEE

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6
A Survey and Evaluation of Topology-Agnostic Deterministic Routing Algorithms
A Survey and Evaluation of Topology-Agnostic Deterministic Routing Algorithms
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A Survey and Evaluation of Topology-Agnostic Deterministic Routing Algorithms

Flich, J. ; Skeie, T. ; Mejia, A. ; Lysne, O. ; Lopez, P. ; Robles, A. ; Duato, J. ; Koibuchi, M. ; Rokicki, T. ; Sancho, J. C.

IEEE transactions on parallel and distributed systems, 2012-03, Vol.23 (3), p.405-425 [Periódico revisado por pares]

IEEE

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7
Prediction Router: A Low-Latency On-Chip Router Architecture with Multiple Predictors
Prediction Router: A Low-Latency On-Chip Router Architecture with Multiple Predictors
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Prediction Router: A Low-Latency On-Chip Router Architecture with Multiple Predictors

Matsutani, H. ; Koibuchi, M. ; Amano, H. ; Yoshinaga, T.

IEEE transactions on computers, 2011-06, Vol.60 (6), p.783-799 [Periódico revisado por pares]

New York: IEEE

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8
MMLRU Selection Function: A Simple and Efficient Output Selection Function in Adaptive Routing
MMLRU Selection Function: A Simple and Efficient Output Selection Function in Adaptive Routing
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MMLRU Selection Function: A Simple and Efficient Output Selection Function in Adaptive Routing

KOIBUCHI, M.

IEICE transactions on information and systems, 2005-01, Vol.E88-D (1), p.109-118 [Periódico revisado por pares]

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9
A Switch-Tagged Routing Methodology for PC Clusters with VLAN Ethernet
A Switch-Tagged Routing Methodology for PC Clusters with VLAN Ethernet
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A Switch-Tagged Routing Methodology for PC Clusters with VLAN Ethernet

Koibuchi, M ; Otsuka, T ; Kudoh, T ; Amano, H

IEEE transactions on parallel and distributed systems, 2011-02, Vol.22 (2), p.217-230 [Periódico revisado por pares]

New York: IEEE

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10
A Simple Data Transfer Technique Using Local Address for Networks-on-Chips
A Simple Data Transfer Technique Using Local Address for Networks-on-Chips
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A Simple Data Transfer Technique Using Local Address for Networks-on-Chips

Koibuchi, M. ; Anjo, K. ; Yamada, Y. ; Jouraku, A. ; Amano, H.

IEEE transactions on parallel and distributed systems, 2006-12, Vol.17 (12), p.1425-1437 [Periódico revisado por pares]

New York: IEEE

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