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1
Multilevel logic minimization and test set generation using binary decision diagrams
Multilevel logic minimization and test set generation using binary decision diagrams
Material Type:
Tese de Doutorado 		Adicionar ao Meu Espaço

Multilevel logic minimization and test set generation using binary decision diagrams

Jiang Chau Wang 1958- Edward P Stabler

1993

Localização: EPBC - Esc. Politécnica-Bib Central    (621.38 W184m )(Acessar)

2
Aplicação de técnicas de reconfiguração dinâmica a projeto de máquina de vetor suporte (SVM).
Aplicação de técnicas de reconfiguração dinâmica a projeto de máquina de vetor suporte (SVM).
Material Type:
Dissertação de Mestrado 		Adicionar ao Meu Espaço

Aplicação de técnicas de reconfiguração dinâmica a projeto de máquina de vetor suporte (SVM).

Gomes Filho, Jonas

Biblioteca Digital de Teses e Dissertações da USP; Universidade de São Paulo; Escola Politécnica 2010-02-08

Acesso online. A biblioteca também possui exemplares impressos.

3
Algoritmos de otimização de planos de teste de unidades funcionais para circuitos BIST.
Algoritmos de otimização de planos de teste de unidades funcionais para circuitos BIST.
Material Type:
Dissertação de Mestrado 		Adicionar ao Meu Espaço

Algoritmos de otimização de planos de teste de unidades funcionais para circuitos BIST.

Gonzalez, José Artur Quilici

Biblioteca Digital de Teses e Dissertações da USP; Universidade de São Paulo; Escola Politécnica 2001-01-19

Acesso online. A biblioteca também possui exemplares impressos.

4
Ferramenta CAD para extração de modelo de cobertura de saída por itens em verificação funcional.
Ferramenta CAD para extração de modelo de cobertura de saída por itens em verificação funcional.
Material Type:
Dissertação de Mestrado 		Adicionar ao Meu Espaço

Ferramenta CAD para extração de modelo de cobertura de saída por itens em verificação funcional.

Muñoz Quispe, Joel Iván

Biblioteca Digital de Teses e Dissertações da USP; Universidade de São Paulo; Escola Politécnica 2011-10-25

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5
Ajuste de tráfego intrachip obtido por simulação no nível de transação a modelos de séries autossimilares.
Ajuste de tráfego intrachip obtido por simulação no nível de transação a modelos de séries autossimilares.
Material Type:
Dissertação de Mestrado 		Adicionar ao Meu Espaço

Ajuste de tráfego intrachip obtido por simulação no nível de transação a modelos de séries autossimilares.

González Reaño, Jorge Luis

Biblioteca Digital de Teses e Dissertações da USP; Universidade de São Paulo; Escola Politécnica 2013-08-23

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6
Uma metodologia de projetos para circuitos com reconfiguração dinâmica de hardware aplicada a support vector machines.
Uma metodologia de projetos para circuitos com reconfiguração dinâmica de hardware aplicada a support vector machines.
Material Type:
Tese de Doutorado 		Adicionar ao Meu Espaço

Uma metodologia de projetos para circuitos com reconfiguração dinâmica de hardware aplicada a support vector machines.

Gonzalez, José Artur Quilici

Biblioteca Digital de Teses e Dissertações da USP; Universidade de São Paulo; Escola Politécnica 2006-11-07

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7
Mapeamento e posicionamento de módulos processantes em sistemas dinamicamente reconfiguráveis baseados em redes intrachip.
Mapeamento e posicionamento de módulos processantes em sistemas dinamicamente reconfiguráveis baseados em redes intrachip.
Material Type:
Tese de Doutorado 		Adicionar ao Meu Espaço

Mapeamento e posicionamento de módulos processantes em sistemas dinamicamente reconfiguráveis baseados em redes intrachip.

Gomes Filho, Jonas

Biblioteca Digital de Teses e Dissertações da USP; Universidade de São Paulo; Escola Politécnica 2014-12-02

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8
Multifractal traffic generator modeled at the transaction level for integrates systems performance evaluation.
Multifractal traffic generator modeled at the transaction level for integrates systems performance evaluation.
Material Type:
Dissertação de Mestrado 		Adicionar ao Meu Espaço

Multifractal traffic generator modeled at the transaction level for integrates systems performance evaluation.

Bueno Filho, José Eduardo Chiarelli

Biblioteca Digital de Teses e Dissertações da USP; Universidade de São Paulo; Escola Politécnica 2017-02-10

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9
Verificação funcional para circuitos de transmissão e recepção de sinais mistos.
Verificação funcional para circuitos de transmissão e recepção de sinais mistos.
Material Type:
Dissertação de Mestrado 		Adicionar ao Meu Espaço

Verificação funcional para circuitos de transmissão e recepção de sinais mistos.

Martins, Vinicius Antonio De Oliveira

Biblioteca Digital de Teses e Dissertações da USP; Universidade de São Paulo; Escola Politécnica 2017-05-05

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10
Desenvolvimento de um sistema dinamicamente reconfigurável baseado em redes intra-chip e ferramenta para posicionamento de módulos.
Desenvolvimento de um sistema dinamicamente reconfigurável baseado em redes intra-chip e ferramenta para posicionamento de módulos.
Material Type:
Dissertação de Mestrado 		Adicionar ao Meu Espaço

Desenvolvimento de um sistema dinamicamente reconfigurável baseado em redes intra-chip e ferramenta para posicionamento de módulos.

Raffo Jara, Mario Andrés

Biblioteca Digital de Teses e Dissertações da USP; Universidade de São Paulo; Escola Politécnica 2010-02-05

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Deste Autor:

  1. Wang, J
  2. Chau, W
  3. Wang, S
  4. Gonzalez, J
  5. Castro Márquez, C

Neste Assunto:

  1. Microeletrônica
  2. Circuitos Integrados
  3. Arquitetura Reconfigurável
  4. Circuitos Fpga
  5. Microelectronics

  • Realização: ABCD-USP USP   Logos de Redes Sociais: Freepik

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