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A new leakage-tolerant high speed comparator based domino gate for wide fan-in OR logic for low power VLSI circuits
A new leakage-tolerant high speed comparator based domino gate for wide fan-in OR logic for low power VLSI circuits
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A new leakage-tolerant high speed comparator based domino gate for wide fan-in OR logic for low power VLSI circuits

Kumar, Ankur ; Nagaria, R.K.

Integration (Amsterdam), 2018-09, Vol.63, p.174-184 [Periódico revisado por pares]

Amsterdam: Elsevier B.V

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A high-performance VLSI architecture for reconfigurable FIR using distributed arithmetic
A high-performance VLSI architecture for reconfigurable FIR using distributed arithmetic
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A high-performance VLSI architecture for reconfigurable FIR using distributed arithmetic

Mohanty, Basant Kumar ; Meher, Pramod Kumar ; Singhal, Subodh Kumar ; Swamy, M.N.S.

Integration (Amsterdam), 2016-06, Vol.54, p.37-46 [Periódico revisado por pares]

Elsevier B.V

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Comments on “Dual-rail asynchronous logic multi-level implementation”
Comments on “Dual-rail asynchronous logic multi-level implementation”
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Comments on “Dual-rail asynchronous logic multi-level implementation”

Balasubramanian, P.

Integration (Amsterdam), 2016-01, Vol.52, p.34-40 [Periódico revisado por pares]

Elsevier B.V

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Analysis and comparison of Direct Digital Frequency Synthesizers implemented on FPGA
Analysis and comparison of Direct Digital Frequency Synthesizers implemented on FPGA
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Analysis and comparison of Direct Digital Frequency Synthesizers implemented on FPGA

Genovese, Mariangela ; Napoli, Ettore ; De Caro, Davide ; Petra, Nicola ; Strollo, Antonio G.M.

Integration (Amsterdam), 2014-03, Vol.47 (2), p.261-271 [Periódico revisado por pares]

Amsterdam: Elsevier B.V

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VeriIntel2C: Abstracting RTL to C to maximize High-Level Synthesis Design Space Exploration
VeriIntel2C: Abstracting RTL to C to maximize High-Level Synthesis Design Space Exploration
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VeriIntel2C: Abstracting RTL to C to maximize High-Level Synthesis Design Space Exploration

Mahapatra, Anushree ; Schafer, Benjamin Carrion

Integration (Amsterdam), 2019-01, Vol.64, p.1-12 [Periódico revisado por pares]

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Transconductance improvement method for low-voltage bulk-driven input stage
Transconductance improvement method for low-voltage bulk-driven input stage
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Transconductance improvement method for low-voltage bulk-driven input stage

Zhao, Xiao ; Fang, Huajun ; Ling, Tong ; Xu, Jun

Integration (Amsterdam), 2015-03, Vol.49, p.98-103 [Periódico revisado por pares]

Elsevier B.V

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A high performance hardware architecture for portable, low-power retinal vessel segmentation
A high performance hardware architecture for portable, low-power retinal vessel segmentation
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A high performance hardware architecture for portable, low-power retinal vessel segmentation

Koukounis, Dimitris ; Ttofis, Christos ; Papadopoulos, Agathoklis ; Theocharides, Theocharis

Integration (Amsterdam), 2014-06, Vol.47 (3), p.377-386 [Periódico revisado por pares]

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Full-chip wire-oriented back-end-of-line TDDB hotspot detection and lifetime analysis
Full-chip wire-oriented back-end-of-line TDDB hotspot detection and lifetime analysis
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Full-chip wire-oriented back-end-of-line TDDB hotspot detection and lifetime analysis

Peng, Shaoyi ; Demircan, Ertugrul ; Shroff, Mehul D. ; Tan, Sheldon X.-D.

Integration (Amsterdam), 2020-01, Vol.70, p.90-98 [Periódico revisado por pares]

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New efficient bit-parallel polynomial basis multiplier for special pentanomials
New efficient bit-parallel polynomial basis multiplier for special pentanomials
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New efficient bit-parallel polynomial basis multiplier for special pentanomials

Park, Sun-Mi ; Chang, Ku-Young ; Hong, Dowon ; Seo, Changho

Integration (Amsterdam), 2014-01, Vol.47 (1), p.130-139 [Periódico revisado por pares]

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An exact algorithm for wirelength optimal placements in VLSI design
An exact algorithm for wirelength optimal placements in VLSI design
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An exact algorithm for wirelength optimal placements in VLSI design

Funke, J. ; Hougardy, S. ; Schneider, J.

Integration (Amsterdam), 2016-01, Vol.52, p.355-366 [Periódico revisado por pares]

Elsevier B.V

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