50nm gate length logic technology with 9-layer Cu interconnects for 90nm node SoC applications

Kim, Y.W. ; Oh, C.B. ; Ko, Y.G. ; Lee, K.T. ; Ahn, J.H. ; Park, T.S. ; Kang, H.S. ; Lee, D.H. ; Jung, M.K. ; Yu, H.J. ; Jung, K.S. ; Liu, S.H. ; Oh, B.J. ; Kim, K.S. ; Lee, N.I. ; Park, M.H. ; Bae, G.J. ; Lee, S.G. ; Song, W.S. ; Wee, Y.G. ; Jeon, C.H. ; Suh, K.P.

Digest. International Electron Devices Meeting, 2002, p.69-72

Piscataway NJ: IEEE

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